ASUS ROG STRIX X299-E GAMING

1. Intel Skylake-X e PCH X299

A cura di Salvatore Campolo

 

Esattamente un anno fa avevamo illustrato quelle che allora rappresentavano le declinazioni High-End DeskTop ed Enterprise di Intel, Broadwell-E e Broadwell-EP, e di come l'azienda avesse, nel corso degli anni, via via rallentato la cadenza di uscita delle nuove piattaforme al top dell'offerta desktop, presentandole circa ogni due generazioni di quelle mainstream.

Ecco invece che, in controtendenza rispetto ad una strategia ormai consolidata, ci ritroviamo a breve distanza ad analizzare i dettagli di questa nuova creazione, definita "Skylake-X" in ambito desktop e "Skylake-EP" in quello enterprise, la quale per molti aspetti sembra essere una tra le architetture tecnologicamente più innovative del colosso di Santa Clara.

 

Ciò premesso e nonostante l'improvvisa accelerazione, Intel non ha per nulla accennato a mutare l'approccio ad un progressivo impulso nella qualità del proprio sviluppo, che in quest'occasione è risultato esser ancor più determinante (AMD Ryzen docet!?), avendo adottato soluzioni del tutto sorprendenti, facendo leva su accorgimenti innovativi e tecnologie ancor più raffinate rispetto al passato.

Topologia MESH

Alla luce di un processo produttivo a 14nm, la prima importante sfida tecnologica che il colosso dei microprocessori ha dovuto affrontare in maniera innovativa durante lo sviluppo di Skylake-X, ha portato all'abbandono della topologia di disegno "Ring Bus" mutuato nel tempo sin dall'uscita di "Nehalem", nel lontano 2007.

Il bus interno di interconnessione "ad anello", per certi versi ancora utile in alcuni scenari di utilizzo, ma legato ad una concezione multi-core non troppo spinta, non aveva più le caratteristiche necessarie per svilupparsi sui presupposti indispensabili ad un moderno concetto di scalabilità: sull'ottica di scenari spiccatamente multi-threaded, la necessità di dover allineare un numero sempre più consistente di core tende infatti a produrre, analogamente, un dazio inaccettabile da pagare quale l'innalzarsi della latenza.

 

Con Skylake-X, infatti, Intel optato per l'adozione di una tecnologia completamente nuova, denominata Knights Landing Mesh Interconnect, la quale rende ora disponibili tutta una serie di modalità operazionali decisamente più evolute, che prendono spunto da un rivoluzionario disegno di interconnessione con una struttura "a griglia".

L'idea è stata concepita e sviluppata con l'intento di avvantaggiarsi dell'uso di un'organizzazione di connessione completamente frazionabile, formata da un insieme strutturato di nodi o "semi-anelli", dove ognuno di questi è (virtualmente) formato sul bus dall'intersezione di ogni singola riga con le corrispettive colonne.

Con questa strategicamente rilevante (e coraggiosa) innovazione alla base delle piattaforme che faranno uso del nuovo chipset X299, Intel, pur essendo dovuta scendere ad una serie di compromessi, ha sostanzialmente perseguito la volontà di ridurre le distanze tra le singole entità on-chip (le componenti primarie della CPU), con l'intento di acquisire del vantaggio tramite la possibilità d'uso di una molteplicità di percorsi sfruttabili all'esigenza, snelli e istantaneamente attivabili, tra l'altro con l'uso di tensioni e frequenze funzionali decisamente più ridotte.

 

Tali segmenti di intersezione permettono di evitare l'insorgere di tutta quella serie di penalty prestazionali causati da fastidiosi colli di bottiglia, divenuti ormai inevitabili in una trafficata e moderna CPU dotata di un convenzionale bus di interconnessione ad anello; tramite la tecnologia MESH 2D il traffico a livello di singola comunicazione può, nell'immediatezza, essere facilmente smistabile su una serie di percorsi differenti, in cui la scelta migliore è sempre identificabile a seconda del loro singolo livello di attuale inattività.

A questo proposito e rispetto a quanto in precedenza accadeva su di un bus ad anello, sul fronte negativo dell'accresciuta complessità di una corretta ed efficiente veicolazione del traffico, è stata opportunamente prevista una gestione completamente nuova, finalizzata tramite l'uso di un insieme di raffinati algoritmi di routing di tipo YX.

Fu proprio Intel nel lontano 1991 a proporre il routing XY in un'architettura a griglia dove, sostanzialmente, alla base della priorità del sistema di coordinate per la definizione del percorso di puntamento alla destinazione vi era l'incremento iniziale del valore dell'asse delle ascisse X (utile all'allineamento verso il livello di routing del nodo), seguito poi dall'incremento del valore sull'asse delle ordinate Y per il raggiungimento della sua colonna di posizionamento.

 

Nel routing YX usato nell'architettura MESH alla base di Skylake-X la priorità appare di tipo inverso, verosimilmente a motivo della topologia di dislocazione delle componenti interne alla CPU e del flusso primario: dapprima si procede con l'incremento iniziale del valore dell'asse delle ordinate Y, per poi raggiungere definitivamente il nodo di destinazione tramite l'incremento del valore sull'asse delle ascisse X.

 

La complessità di questo lavoro ha apportato, nondimeno, una serie di altri benefici, permettendo di raggiungere in primissima istanza un'accresciuta scalabilità multi-core (KNL Mesh dovrebbe supportare in maniera efficiente fino a 72 core), di ottenere un sostanzioso aumento del bandwidth messo a disposizione delle componenti on-chip, nonché di riuscire ad implementare una non meno importante diminuzione delle latenze operative.

Gerarchia della cache

Seppur al momento Intel non ha reso disponibili i relativi dettagli architetturali, il quantitativo di cache L2 per singolo core è stato quadruplicato, dai 256kB di Broadwell, sino a 1MB, mentre sul fronte della cache L3 il disegno prevede ora, in maniera opposta, l'adozione di un quantitativo inferiore ed uno schema di tipo esclusivo che prevede funzionalità victim-cache, cioè un sistema di alimentazione tramite i dati eliminati dalla cache L2.

Ciò ha permesso di giungere sia ad un compromesso meglio equilibrato a livello di disegno, in grado di evitare un aumento della superficie del die, sia di di mantenere più bassa la richiesta energetica necessaria; di concerto è stata poi finalizzata una completa reingegnerizzazione degli algoritmi che governano la L3 in modo da adattarli sul nuovo disegno alla massimizzazione dell'hit rate.

 

Sono state implementate in hardware le estensioni AVX-512, con 32 registri e nuove istruzioni SIMD, ed è finalmente supportato il masking, mentre, rispetto al passato, una quad-word aritmetica (interi 64-bit) rappresenta ora un "first class data type".

Intel asserisce, inoltre, come il nuovo disegno abbia complessivamente prodotto sostanziosi surplus di prestazioni su tutti i canonici fronti operazionali:

• bandwidth tra i singoli core;
• efficienza nella gerarchia della cache integrata;
• ampiezza dei canali di comunicazione del controller di memoria;
• velocità di risposta del controller di I/O.

 

D'altro canto, tornando nel particolare alle implicazioni sulla nuova tecnologia MESH, bisogna tener conto di come una serie di brevi interconnessioni intermedie, singolarmente ed indipendentemente pilotabili, riesca a portare in dote almeno un'altra caratteristica essenziale: il raggiungimento di un livello ancora più produttivo di efficienza energetica.

A questo proposito la notizia più ghiotta che circola (non ufficializzata), lascia intendere che Skylake-X riesca a raggiungere il massimo TDP dallo stato idle (Fully Transition) in soli 8ms: a titolo di confronto Broadwell-E ne richiedeva oltre 250.

L'abissale differenza e le implicazioni a valle, proiettando il focus sulle implicazioni di natura tecnica inerenti le soluzioni di dissipazione di energia da adottare, dovrebbero essere a nostro avviso così rilevanti da meritare, a parte, tutta una serie di relativi approfondimenti.

In ambito enterprise, con l'uscita delle nuove CPU della famiglia Xeon Skylake-EP, i benefici della nuova microarchitettura più facilmente focalizzabili, soprattutto in merito alla rinnovata gerarchia della cache condivisa, si tradurranno nella velocizzazione delle operazioni sulle applicazioni orientate al multi-threaded come i database di grandi dimensioni e gli ambienti virtualizzati, soprattutto negli scenari dove è prevista una gestione di macchine virtuali multiple, di natura di traffico e numericamente consistenti.

 

Le CPU Core i9 e Core i7 Skylake-X basate sul chipset X299 sono compatibili solamente con il nuovo socket FC LGA 2066, concorrendo a costituire la piattaforma HEDT denominata "Basin Falls", forniscono fino a 18 core fisici e 36 thread logici abbinati ad un controller di memoria DDR4-2666MHz quad channel, per la prima volta tarpato delle funzionalità ECC, ma pienamente rispondente alle specifiche JEDEC PC4-2666, mettendo inoltre a disposizione fino a 44 linee PCIe 3.0.

 

Dal punto di vista meccanico questo nuovo socket è solo minimamente differente dal vecchio FC LGA 2011, quindi il sistema di aggancio del dissipatore a quattro punti rimarrà, pertanto, del tutto identico al precedente.

Questa circostanza è importante in quanto permette di utilizzare regolarmente le precedenti soluzioni di raffreddamento considerando che, come già accaduto nel recente passato, Intel non offrirà alcun dissipatore in bundle a queste nuove CPU HEDT.

Nel dettaglio sono stati messi a disposizione nove nuovi SKU, tutti riportati nella tabella sottostante.

Intel Turbo Boost Technology 2.0 e Turbo Max Technology 3.0

Intel non ha introdotto in Skylake-X nuove tecnologie inerenti la modalità di intervento sulla frequenza operativa, ma ha lavorato insieme a Microsoft ad un aggiornamento sia per quanto riguarda una migliore compatibilità a livello firmware, sia per consentire su Windows 10 una modalità funzionale nativa che potesse escludere la necessità di intervento dell'utente per l'installazione di specifici driver intermedi di filtro.

Chipset X299 "Basin Falls"

 

Il chipset Intel X299, creato con processo produttivo a 14nm ed in grado di consumare solo poco più di 5W, possiede una connessione DMI 3.0 su quattro linee da complessivi 4 GB/s di bandwidth, raddoppiando, di fatto, le prestazioni che il precedente X99 era in grado di offrire tramite la sua connessione DMI 2.0.

Sul fronte input/output X299 concede trenta linee di supporto HSIO (High Speed I/O) in grado di permettere nativamente la connettività fino a otto dispositivi SATA III e dieci USB 3.0.

Sul fronte USB 3.1 Gen 2 e Thunderbolt 3, purtroppo, non è stato previsto in questa fase iniziale il supporto a livello nativo ma, dalle notizie trapelate, questo verrà verosimilmente concesso sulle immediatamente future revisioni del chipset.

Riguardo il comparto storage è stato ovviamente previsto il supporto ai prodotti in tecnologia Optane Memory, mentre su quello delle connessioni LAN Intel ha preferito più semplicemente optare per l'adozione di un controller Gigabit Ethernet a bassa potenza I219 "Jacksonville PHY".